硬件工程師筆試主觀題5例

1、什么是 Setup和 Hold 時間？
答：Setup/Hold Time 用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間 (Setup? Time)是指觸發器的時鐘信號上升沿到來以前，數據能夠保持穩 定不變的時間。輸入數據信號應提前時鐘上升沿 (如上升沿有效)T 時間到達芯片，這個 T就是建立時間通常所說的 SetupTime。如不滿足 Setup Time，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿到來時，數據才能被打入 觸發器。保持時間(Hold Time)是指觸發器的時鐘信號上升沿到來以后，數據保持穩定不變的時間。如果 Hold Time 不夠，數據同樣不能被打入觸發器。
2、什么是競爭與冒險現象？怎樣判斷？如何消除？
答：在組合邏輯電路中，由于門電路的輸入信號經過的通路不盡相同，所產生的延時也就會不同，從而導致到達該門的時間不一致，我們把這種現象叫做競爭。由于競爭而在電路輸出端可能產生尖峰脈沖或毛刺的現象叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
3、什么是同步邏輯和異步邏輯？同步電路與異步電路有何區別？
答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系 .電路設計可分類為同步電路設計和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作 ，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的 “開始”和“完成”信號使之同步。異步電路具有下列優點：無時鐘歪斜問題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。
4、你知道那些常用邏輯電平？TTL 與 COMS 電平可以直接互連嗎？
答：常用的電平標準，低速的有 RS232、RS485 、RS422、 TTL、CMOS 、LVTTL、 LVCMOS、ECL 、ECL、 LVPECL 等，高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。
一般說來， CMOS 電平比 TTL 電平有著更高的噪聲容限。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時候負載效應可能引起電路工作不正常，因為有些 TTL 電路需要下一級的輸入阻抗作為負載才能 正常工作。
5、你所知道的可編程邏輯器件有哪些？
答：ROM(只讀存儲器)、 PLA(可編程邏輯陣列)、 FPLA(現場可編程邏輯陣列)、 PAL(可編程陣列邏輯)GAL(通用陣列邏輯 )，EPLD( 可擦除的可編程邏輯器件 )、 FPGA( 現場可編程門陣列 )、CPLD( 復雜可編程邏輯器件 )等 ，其中 ROM、 FPLA、 PAL 、GAL、 EPLD 是出現較早的可編程邏輯器件， 而 FPGA 和 CPLD 是當今最流行的兩類可編程邏輯器件。FPGA 是基于查找表結構的，而 CPLD 是基于乘積項結構的。